本研究はNAND型フラッシュメモリの書き込み高速化に向けた回路設計に関する研究である。本研究では1個のメモリセルに2ビット以上の情報を記憶する多値メモリと1個のメモリセルに1ビットの情報を記憶する2値メモリの両方の高速化を行った。まず書き込み速度に関する基礎理論を構築し、ページサイズ、書き込む状態数、書き込みパルスの時間、ベリファイ読み出しの時間、回路ノイズなどの主要パラメータで書き込み速度を定量的に表すことに成功した。次に、3種類のNAND型フラッシュメモリ、即ち、電源電圧3V動作の多値NAND型フラッシュメモリ、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリ、電源電圧3V動作の2値NAND型フラッシュメモリに対して、書き込みを高速化する上での問題点を明らかにした。更に、前記3種類のNAND型フラッシュメモリを高速化する指針を提起した。

高速化指針に基づき、4種類の高速化回路技術（Multipage cell technology, Low load capacitance technology, Low noise technology, Parallel write technology）を提案した。第1に、電源電圧3V動作の多値NAND型フラッシュメモリ及び1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを高速化するために、Multipage cell technologyを提案した。従来の多値メモリでは1個のメモリセルに記憶される2ビットが2個のカラムアドレスに相当するため、4値記憶（2ビット記憶）では3個の状態を同時に書き込む必要があった。これは、書き込む状態数が3であることを意味する。一方、新提案では1個のメモリセルに記憶される2ビットを2個のロウアドレス（ページアドレス）にアサインした。その結果、3個の書き込み状態は2回の動作で書き込まれることになり、書き込む状態数を半減することに成功した。書き込み速度が130％高速化するだけでなく、読み出しも2回の動作に分けて行うため、読み出しスピードは2倍に高速化された。本提案は商品化されている全ての多値NAND型フラッシュメモリで採用され、デファクトスタンダードの技術・製品仕様となっている。

第2に、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを高速化するために、Low load capacitance technologyを提案した。従来の書き込み動作では、非選択電圧を大容量（20nF）のビット線からメモリセルのチャネルに印加していたのに対して、新提案ではビット線よりも容量が1/10程度のソース線からチャネルに非選択電圧を印加する。その結果、昇圧回路の負荷容量が減少し、書き込み時間が70％短縮した。更に、消費電力は53％減少し、チップサイズや製造コストも5％減少した。Low load capacitance technologyにより、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリが実現可能になった。

第3に、電源電圧3V動作の多値NAND型フラッシュメモリ及び1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを高速化するためにLow noise technologyを提案した。電源電圧3V動作の多値NAND型フラッシュメモリに対しては、新しいメモリセルアレイ（Double-level-Vth select gate array architecture）を提案した。新しいメモリセルアレイではソース線が除去され、読み出し中にビット線がソース線として動作する。その結果、メモリセルアレイ内のソース線抵抗に起因する回路ノイズとビット線間容量結合ノイズを共に除去することができた。一方、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリに対しては、新しい読み出し方式（Vcc bit-line sensing scheme）を提案した。従来の読み出し動作では、ビット線からメモリセルを通じてソース線に読み出し電流を流す。一方、新提案ではメモリセルを介してソース線からビット線に充電して読み出しを行うことで、ソース線抵抗に起因するノイズとビット線間容量結合ノイズを共に除去することができた。Low noise technologyにより、電源電圧3V動作の多値NAND型フラッシュメモリ及び1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリはそれぞれ、77％、57％高速化された。

第4に、電源電圧3V動作の2値NAND型フラッシュモリを高速化するために、Parallel write technologyを提案した。書き込み中に、ビット線に書き込みデータを記憶するダイナミックラッチとして使用することで、2個のメモリセルを1個のページバッファを用いて同時に書き込むことに成功した。その結果、チップサイズの増加なしにページサイズは2倍に増加し、電源電圧3V動作の2値NAND型フラッシュメモリの書き込み性能を73％高速化することができた。

以上の高速化技術により、電源電圧3V動作の多値NAND型フラッシュメモリでは世界初の1MByte/secの高速書き込みを実現し、2001年に世界初の多値NAND型フラッシュメモリ（0.16um 1Gbit品）の商品化に成功した。また、307％書き込みを高速化し、10MByte/secの電源電圧3V動作の高速多値NAND型フラッシュメモリを実現した。電源電圧3V動作の多値NAND型フラッシュメモリは、デジタルカメラ、オーディオプレーヤー、デジタルビデオカメラ、PDA、カーナビゲーション、ゲーム機器、USBメモリなど広い用途に使われている。本研究によりこれらの機器でハイビジョン（HDTV）画質の動画の撮影や光ファイバー通信（FTTH）レベルのスピードで音楽・映像をダウンロードすることができるようになる。

1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリに関しては、書き込み速度を514％高速化し、5MByte/secの高速書き込みを実現した。1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリは携帯電話で使われ、本研究によりDVD画質の動画の撮影やダウンロードが可能な携帯電話が実現する。

電源電圧3V動作の2値NAND型フラッシュメモリでは、書き込み速度を73%高速化し、30MByte/secの超高速書き込みを実現した。電源電圧3V動作の2値NAND型フラッシュメモリはデジタル一眼レフカメラで使用され、本研究によって1Gピクセルの高精細デジタル一眼レフカメラの高速連写が実現する。

本研究の工学的意義は以下の7点である。

1）書き込み速度に関する基礎理論を初めて構築し、更に実際のチップ設計に適用して実用技術に発展させた。

2）従来は回路設計の前提条件であった、書き込む状態数を最適化できるパラメータに発展させた。書き込む状態数の最適化により、電源電圧3V動作の多値NAND型フラッシュメモリ及び1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを130％高速化した。

3）低電圧化が性能に与える影響を初めて実証した。コア回路の負荷容量の低減により、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを70%高速化した。

4）回路ノイズが性能に与える影響を初めて実証した。ノイズ低減技術を提案し、電源電圧3V動作の多値NAND型フラッシュメモリ及び1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリを60〜70％高速化した。

5）従来は設計の前提条件（ページバッファの数）であったページサイズを、最適化できるパラメータに発展させた。その結果、チップ面積を増加させること無く、電源電圧3V動作の2値NAND型フラッシュメモリを73%高速化した。

6）ほとんどの技術は実用化した。多値で世界初の1MByte/ssecを実現し、世界初の多値NAND商品化に成功した。また、全ての多値NAND型フラッシュメモリに使用され、デファクトスタンダードの技術・製品仕様になった。

7）本研究により、電源電圧3V動作の多値NAND型フラッシュメモリ、1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリ、電源電圧3V動作の2値NAND型フラッシュメモリに対してのすべてに対して性能ターゲットを達成した。電源電圧3V動作の多値NAND型フラッシュメモリでは307%高速化し、10MByte/secを実現した。1.8V以下の低電源電圧動作の多値NAND型フラッシュメモリでは514%高速化し、5MByte/secを実現した。電源電圧3V動作の2値NAND型フラッシュメモリでは77%高速化し、30MByte/secを実現した。

本論文は「Circuit design of NAND flash memory for high-speed programming」 （和訳：NAND型フラッシュメモリの書き込み高速化に向けた回路設計に関する研究）と題し、携帯用ストレージデバイスとして幅広く使われているNAND型フラッシュメモリのプログラミングを高速化するする手法を提案している。特に、1メモリセルに2ビット記憶する多値メモリ方式及び、1.8ボルト以下の低電圧動作における高速化回路技術をも提示するもので、全7章で構成される。

第1章は「Introduction」（序論） であり、近年のNAND型フラッシュメモリの書き込みスピードのトレンドについて述べるとともに、本研究の背景を述べ、目的を明確にしている。

第2章では「Principles of high-speed design」（高速化理論）と題し、NAND型フラッシュメモリの書き込み特性に関する基礎理論とともに、書き込み速度をページサイズ、回路ノイズ、書き込みパルス幅等の基本パラメータを用いてモデル化した結果を記述している。

第3章は「Multipage cell technology」（マルチページセル技術）と題し、同時に書き込む状態の数を減らすことによって、多値メモリを130％高速化する回路について説明するとともに、試作した0.16um 1GビットのNAND型フラッシュメモリの測定結果が示されている。

第4章は「Low load capacitance technology」（負荷容量低減技術）と題し、書き込み中の昇圧回路の負荷容量を低減することで、電源電圧1.8ボルト以下で動作する低電圧多値メモリの書き込みを70％高速化する回路技術を提案している。また、0.25um 256MビットのNAND型フラッシュメモリを試作及び測定結果についてまとめている。

第5章は「Low noise technology」（低ノイズ技術）と題し、読み出し中の回路ノイズを低減することで多値メモリを高速化する方式を提案し、書き込みを70％高速化できることを示している。特に電源電圧3ボルト品に対してはノイズを低減する新メモリセルアレイを、1.8ボルト以下の低電圧品に対してはノイズを削減する新読み出し方式を提案している。

第6章は「Parallel write technology」（並列書き込み方式）であり、チップサイズを増加させることなくページサイズを拡張することで、2値メモリの書き込み速度を70%高速化する回路を提案し、シミュレーションを用いて動作を実証している。

第7章は「Discussion and conclusion」（議論と結論）であり、本論文の成果を要約し結論を述べるとともに、本論文の産業界に対する貢献についても触れている。

以上のように本論文は、携帯用ストレージデバイスとして幅広く使われているNAND型フラッシュメモリの書き込み速度に関する基礎理論を構築するとともに、実際のチップ設計にその基礎理論を適用することにより、書き込み速度を向上させる回路設計技術を提案し、その有効性を設計・試作・測定を通じて実証したものであって、電子工学上寄与するところが少なくない。

よって本論文は博士（工学）の学位請求論文として合格と認められる。